台积电：3nm 工艺相比 5nm 密度提升 1.7 倍，功耗降低 25-30%

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12 月 25 日消息，根据芯智讯报道，中国集成电路设计业 2021 年会暨无锡集成电路产业创新发展高峰论坛于 12 月 22 日举办。台积电（南京）有限公司总经理罗镇球做了主题为《半导体产业的新时代》的主题演讲。,罗镇球宣布，虽然有很多人说摩尔定律在减速或者在逐渐消时，可事实上台积电正在用新工艺证明了摩尔定律仍在持续往前推进。台积电的 7nm 工艺是在 2018 年推出的，5nm 在 2020 年推出，在 2022 年会如期推出 3nm 工艺，而且 2nm 工艺也在顺利研发。,,根据台积电展示的路线图，从 5nm 工艺至 3nm，晶体管逻辑密度可以提升 1.7 倍，性能提升 11%，同等性能下功耗可以降低 25%-30%。,如何在未来实现晶体管的进一步微缩，罗镇球透露了两个方向：,1、改变晶体管的结构：三星将在 3nm 制程采用全新的“环绕栅极晶体管”（GAA）结构，

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而台积电 3nm 依旧采用鳍式场效晶体管（FinFET）结构。不过，台积电研发 Nanosheet / Nanowire 的晶体管结构（类似 GAA）超过 15 年，已经达到非常扎实的性能。,2、改变晶体管的材料：可以使用二维材料做晶体管。这会使得功耗控制得更好，而且性能会更强。,IT之家了解到，罗镇球还表示未来将运用 3D 封装技术来提高芯片的性能，降低成本。目前，台积电已经将先进封装相关技术整合为“3DFabric”平台。,除此之外，台积电还将在 ADAS 和智能数字驾驶舱的汽车芯片应用 5nm 工艺平台“N5A”，预计将在 2022 年第三季度推出，能够符合 AEC-Q100、ISO26262、IATF16949 等汽车工艺标准。,【来源：IT之家】,根据台积电展示的路线图，从 5nm 工艺至 3nm，晶体管逻辑密度可以提升 1.7 倍，性能提升 11%，同等性能下功耗可以降低 25%-30%。